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2009.09.02

FLTV感想

自己中なので自分の感想しか書きません。

電波な話が飛び交う中、ハードのエンジニアらしく手堅い話で目立とうという作戦は失敗。前半(ranhaさんの発表前)は、手堅い未来の話が多かったと思う。

ranhaさんの登場くらいから場の雰囲気がおかしくなったらしいけど、日帰りなので時間が無くなってしまった。残念。

資料作る時にしんどかったのがNDAの壁。会社のパソコンの中には資料あるんだけど発表できない状況が多かった。公開されている少しの資料から、何でも良いから話をするのが難しい。もっというと「FPGAとXXXXの比較.doc」みたいなファイルはいっぱいあって、それらが全く使えないのがなんだかなーと思っていた。CからHDLってのはいろいろあるんだけど、ベンダー/代理店以外の人がしゃべることが少なく、それぞれの手法を比較した資料ってのは無いと思う。次はもうちょっと突っ込んで比較したいところ。

もう一つ資料を作る上で困ったのが、SystemVerilogの乱数/アサーションが無駄に面白かったこと。そっち調べているだけで、どんどん時間が過ぎていった。並列アサーションに関しては$past()だけあれば、ある程度のシーケンスは検査出来そうな気がした。

単に時間だけの問題なんだけどFPGA実演はしたかったな。C2HとかトリトンとかFPGA系の奴なら実演もできたと思う。がっつり3ヶ月くらい欲しい。

他の人の発表は聞いているとあっという間に時間が過ぎて、どれもこれも面白かったです。ていうか、自分の発表が終わったら体力尽きてしまいました。まあ、初めての勉強会にしては、それなりに発表出来たんじゃないかと思う。

最後に、素敵な会場を提供していただいたチームラボさんありがとうございました。

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