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2009.03.31

新プリキュア

一昨日は嫁が育休最後の日曜日なので、5時くらいに仕事を切り上げて娘達との時間を作った。

僕が悪者の設定でプリキュアごっこをした。

娘が変身した後、キュアキック!と言ってひたすら蹴りまくるんだが、今回のプリキュアはそんなに蹴り技が多いのだろうか。前のプリキュアは、ビームっぽい武器だったんだが。もしかしてお父さんを蹴りたいだけじゃないだろうか。気になる。

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娘の方がしっかりしている件

ピカチュウかと思ったら、「ライチュウでしょ」と怒られた。
ジグザグマと言ったら違うと言われ、よく見たらビーダルだった。

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2009.03.29

最近の状況

何かと忙しくて、何にも勉強できていない。
行き帰りの電車の中で、意識失いながらゲームはしている。

クロノトリガークリアーした。
クリアーしてからがクロノトリガーっぽい雰囲気だった。ラスボス、あれは無い。
結局、○○は生き返らなかったし、××は仲間にできなかった。
あられちゃんっぽい女の子は良かったと思う。忘れた頃にもう一回しよう。

エルミナージュDS
スターフィッシュにつぎ込んだお布施がようやく身を結びました。盗むのが面倒だが、それ以外は十分楽しめるぜ!

DS三国志2
一番遊んでいる気がする。

デビサバ
どうみてもデスマ状態です。
最終納期ここ、でも今日中に成果物必要です。提出した後「これで2日稼げる。でも最終納期同じ」みたいな。心臓に良くないので、遊ぶのをやめました。

聖剣伝説DS
安いゲームはそれなりに理由があるなと。もうちょっと作り込めば面白くなったのに残念。SFCは面白かったなぁ。スクエニクラスの企業で、セーブデータがあるのにデフォルトでニューゲームを選択してあるのはどうかと思う。

新年会
あろはさんとZickさんに会った新年会について書こうとしていたけど、2週ほど周回遅れの気がした。

・あろはさんはすっかり組み込みの人
・Zickさんに本を無理矢理押しつけてきた。LOLは楽しんでもらえているようなのでなにより。
・Standard MLが良いらしい


SICP
SICPは一般的な?VMと処理系の本じゃないよ。計算機の新しいモデルを教えてくれるんだよ。それを教えるために、俺俺処理系書いたりVM作ったりするんだよ。


休み欲しい。

アルテラPと会うことができた。
いろいろ凄すぎて言葉にできない。
・SDカードはSPIモードで簡単に読み出せる。
・ニコ動で見た動画は千早センターじゃない
・ガチでRTL書いている部分は意外に少ない?
・15fpsで自然に見せるためのカメラワークがある
・FPGAでライブコーディングとか信じられん
・FPGAは妄想力が全て
・とにかく面白いからみんなFPGAやろうぜ!
NiosとSOPCビルダー使った時点でAlteraと心中なので、なかなか一歩が踏み出せない。

胸が痛い。4月入ったら入院して精密検査を受ける。出荷検査で基板にストレスをかけているのを見ると胸が苦しくなるので、秒単位でストレスと連動している。多分恋。

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2009.03.15

今日の日記

・組み込みプロセッサ技術
http://www.amazon.co.jp/dp/4789845494
素晴らしい本を見つけた。がぶり読み中。
当たりがあるから本屋を巡れる。

・ラノベ
せっかく本屋に来たのに一冊しか本を買うのがもったいないので、ラノベ購入。
とある魔術の禁書目録 17巻
とらドラ       8、9、10巻
ゼロの使い魔 16巻

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2009.03.02

Concurrency

きむら(K)さんに遅れないようにCTMCPを読み始めた。

一章を終えたところ。今の所かなり面白い。
2chだとSICPでもCTMCPでも好きな方から読めば良いよというアドバイスがあるが、順番としてはSICP→CTMCPの方が良いと思う。CTMCPは遅延評価等の説明があっさりしすぎてる。

Concurrencyの話。前から、concurrencyについて僕と他の人とのとらえ方が違うんじゃないかと思っていたがやっぱり違ったようです。

CTMCPに出てくる例だと、

int a = 0;
int b = 1;

void thread1(void){
  for(;;)a = b;
}

void thread2(void){
  for(;;)b = a;
}

最初に初期値を宣言して、thread1、thread2をthreadとして起動した時を考える。無限ループ内でaにbを、bにaを代入している。どっちになるかは分からないけど、aもbも1になるか、aもbも0になるかのどちらか。これがconcurrencyによるNondeterminism。

Verilogの世界のconcurrencyは、ちょっと違う。

reg a, b;

always @ (posedge clk)begin
  if(rst==1)begin
    a <= 1;
  end else begin
    a <= b;
  end
end

always @ (posedge clk)begin
  if(rst==1)begin
    b <= 0;
  end else begin
    b <= a;
  end
end

やっていることは同じで、起動時にaとbを初期化して、無限ループ内でaにbを、bにaを代入している。Verilogの場合は、aは1→0→1→0→1→0→1→0→、bは0→1→0→1→0→1→0→1となる。aへの代入とbへの代入がconcurrentに発生するからちょうど値が入れ替わる。これがVerilogでのconcurrency。VHDLやらSystemCといったHDL系の言語は同じ動きをする。

ハードウェアの人とconcurrencyで話が食い違ったときはこういう背景があります。生暖かく見守ってください、というお願いでした。

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