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2008.06.05

Verilog2005 の Compiler directives

VerilogのCompiler directiveの一覧。
[]の中は、IEEE Std 1364-2005で対応するセクション。

`begin_keywords [19.11]
`celldefine [19.1]
`default_nettype [19.2]
`define [19.3]
`else [19.4]
`elsif [19.4]
`end_keywords [19.11]
`endcelldefine [19.1]
`endif [19.4]
`ifdef [19.4]
`ifndef [19.4]
`include [19.5]
`line [19.7]
`nounconnected_drive [19.9]
`pragma [19.10]
`resetall [19.6]
`timescale [19.8]
`unconnected_drive [19.9]
`undef [19.3]

全部がプリプロセッサで処理しないといけないわけでも無いなぁ。
ぱっと見、`ifdef、`ifndef、`else、`includeだけ処理すればよさげ。ちゃんと規格書読もう。
ちゃんとしたパーサ作るって、言語仕様を押さえないといけないから大変だな。いまさら気がついたよ。適当に文法ファイル作ればOKかと思ってた。

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