ANSI C style module declarations
Verilog2001の勉強を始めました。
まずはANSI Cスタイルのモジュール宣言。こんな風にモジュールの宣言ができる。
module pow4(
output reg [15:0] XPower,
output finished,
input [15:0] X,
input clk, start);
明示的にwire宣言を入れても良い。
Quartus2(7.1)は普通に論理合成可能。ISEは試していないけど、需要あるかな。
昔はこういうの欲しかったのに、今となるとかなりキモイのは何でだろう・・・。年を取るというのは恐ろしい。
教科書は、タイトルがそのままのVerilog 2001を使っています。薄くて便利。
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Comments
> ISEは試していないけど
通ります。
あと、この場合、幅に parameter を使いたい時が
ちょっと特殊なんで、未だに頭痛いです。
今月 ise 10 のリリースがアナウンスされてますが、
せめて算術シフトをちゃんと合成できるように
なっててほしい。
Posted by: noboshemon | 2008.03.12 06:17 PM
私も新規に書くときは、なるべくANSI Cスタイルにしています。
もう既に、Verilog HDLは、2005であり、今年は2008を決めるようです。
でも、ANSI Cスタイルはそのまま使えるのでご安心を！
Posted by: 原山みや | 2008.03.12 08:01 PM
noboshemonさん、原山みやさん
移行している人はとっくにVerilog2001使っているんですね。
2001なんだから当たり前といえば当たり前なんだけど。
でも、お客さんのASIC用のコードとかIPコアで、このスタイルの
宣言は見た事がないです。自営の人はおっさんVerilogだし。
未だに違和感がありますね。
ゆっくり、順番に勉強を進めていって、SystemVerilogまで行こう！
Posted by: なつたん | 2008.03.13 07:28 PM