なつたん

MicroBlaze Architecture
MicroBlaze Processor Reference Guideを眺めてみた。(pdfです）

・MIPSの血を引く32bit RISCプロセッサ。
・32bit、32個の汎用レジスタ。R0はZeroレジスタ。
・Pilelineのステージ数は、configurable。
エリア優先時は3 stage、エリア優先で無いときは5 stage Pipeline。
5 stageは、Fetch(IF)、Decode(OF)、Execute(EX)、Access Memory(MEM)、WriteBack(WB)の5つ。パタヘネどうぞ。
・Pilelineの制御はstallのみのシンプル構造。
・遅延スロット一つ
・キャッシュはconfigurable。容量だけでなく、TAGの大きさも決められる。write throughのみ。
・HW break pointの数もconfigurable。
・ハーバードアーキテクチャだけど、命令領域もデータ領域にmapしてR/W出来るようにするのが定石

Pilelineはこんな感じ。世の中のCPUもこれくらいシンプルなら良いのに。

NiosII Architecture
せっかくだから比較してみた。
Nios II Processor Reference Handbookから。(pdfです）

・32bit、32個の汎用レジスタ。R0はZeroレジスタ
・pipelineのステージ数は、1、5、6でconfigurable
Fetch(F)、Decode(D)、Execute(E)、Memory(M)、Align(A)、Writeback(W)
5stageの時は、Aが無い。
・Pilelineの制御はstallのみ
・ハーバードアーキテクチャ
・キャッシュはDirect Mapで、サイズがconfigurable。write back。ソフトウェアでbypass可能。
・遅延スロット無し。分岐予測は有り/無しがconfigurable

こっちもMIPSだ。最初のNiosのアーキテクチャは、やはり受け入れられなかったか・・・。

どっちもMIPS採用するなら、いっそのこと共通化してくれたらよかったのになぁ。