verilog_cv ver0.1
とりあえず公開
もうちょっとマニュアル書いてから公開しようと思ったけど、すぐに0.2に上げるので先行公開。
注意点は、
・Borland C++ Builder用いるよ。 http://members.jcom.home.ne.jp/akatukisiden/から。
・ソースはBSDライセンスだけど、実行ファイルは商用利用駄目だよ(BCBバーソナルの制限)
使い方
①exeをダブルクリックして立ち上げる
②Verilogファイルをドラッグ＆ドロップする
③好きなボタンを押す。
④エディタにペーストすると、Verilogのテンプレートがコピペされる。
いじょ
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Comments
temlet -> template っすな。
手近にあったコードを食わせてみたところ、
-- 意地悪なことに、rtl ではない ^_^;
module 内部の task の端子が引っかかってしまいました。
Posted by: noboshemon | 2007.08.07 08:11 AM
noboshemonさん
あらあら、誤字指摘ありがとうございました。時期バージョンで直します。
多分、まっとうなRTLでもいろいろダメだと思います。
生暖かく見守ってください
Posted by: なつたん | 2007.08.07 06:42 PM