なつたん

Verilog関連のユーティリティを作ろうとして普通に悩む。

入出力ポートを一つのクラスにしたいんだけど、bit幅を表すデータ構造をどうして良いのか分からない。int lsb, msb でも良いんだけど、input [`DATA_WIDTH-1:0] iport;みたいな表現をそのまま扱おうとすると、文字列の方が楽。C++だと、portを表す基底クラスを作って、intで格納するクラスと、stringで格納するクラスとそれぞれ継承すれば良いのか？そうするとそのままvectorに乗らない。そこでハンドルクラスですよ、くらいは本を読んで知っているんだけど、今の自分には少し敷居が高い。ハンドルクラスはもう少し自分自身がレベルアップしてからで良いと思ったら手が止まった。

よく考えるとSICPに出てくる複素数の問題と同じだな。クラス中でタグつけてdispatchさせよう。SICP万歳。
こんなレベルでもいつかC++使えるようになるのだろうか・・・