なつたん

週末は金曜日にお休みがもらえたので3連休でした。
昼間のほとんどは娘との時間に過ごしつつ、夜は趣味のVerilogでIDEコントローラを作る。普通のCPUにつなげるコントローラではなく、リセットが入るとセクターの先頭から順番に読み出すだけのもの。
パソコン上でコンパクトフラッシュに大きなデータを書き込み、FPGAが乗ったボードでそのデータを読み出すのが目的。オシロもロジアナも無い状態で、三夜デバッグを行いさきほどデータの読み出しに成功したところ。実作業は10時間くらい。
ファイルとテストパターンを整理したら公開予定。