なつたん

以前に使ったことのあるエラーの起きる伝送路と、冗長化、復元回路のモデリングを
SystemCでやってみた。

ファイル一式はここ。

いろいろと苦労をしたけど、なんとか動いた。上手く動くと面白い。

・デバッグの半分はSystemCの動きで、残りの半分はC++のテンプレートとの戦い。
モデリングが動くまでに山が沢山ある。SystemC自体がテンプレートを使った
環境になっているので、上手く行かないときのエラーが理解できないときが
多い。

・今回のようにアルゴリズムそのものをモデリングしようとすると全てを
テンプレートで書きたくなる。実際、今回の例はsc_mainを除いて全部
テンプレートになった。

・システムの評価という点では、テンプレートを使ってビット幅などを自由に
変えられるのはとても面白い。Verilogに比べて自由度が高く、このまま合成まで
行ってくれれば本当にパラダイムシフトを起こせる。

・SystemC用の構文チェッカーが欲しい。lintまではいらないが、SC_MODULEの
宣言のあとに;がありませんとか、sc_mainはint sc_main(int, char **)で宣言
してください、とかそういうレベルで警告を出してくれると非常に助かる。

・Verilogに比べると、コーディングが楽しい。
always @ (posedge ・・・ なんて何回も書くのまんどくせ。

・結局C++だ。遠回りしてでも、C++を一通り勉強して、コーディングできるように
しないと、ただのコピペエンジニアになってしまう。

そんなこんなでC++のテンプレートの本をアマゾンで注文。
勉強しよう。