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2006.11.04

systec & systemverilogセミナー

行ってきました。
前に書いたとおり、すっかりsystem verilogを、「信号をまとめて
つなげられる」「検証言語の追加」「PLIがちょっと変わるらしい」
程度に考えていました。

全然違った。orz

普通にclassとか、継承とか、仮想関数とかでてくるの。ありえねー。
説明を聞いた感じだと、C++よりはjavaに近い。多重継承ができな
かったり、ガベコレがシミュレータ任せだったり。SystemCと比べた
ときに速度が問題になるのも、C++とJavaの構図ににている。

SystemCのセミナーに行くとSystemCは駄目だと思い、SystemVerilog
のセミナーにいくと、SystemVerilogは駄目だと思う。
ようやく、下のコメントにかかれている棲み分けが見ててきた。
軸足をRTLに置くならSystemVerilog、軸足をC++におくならSystemCだ。

画像の評価環境などで、ソフトウェアによるアルゴリズム検証環境が
できているならSystemCを使った方がよい。SystemCは何でも有りだ。
Win32APIだろうが、システムコールだろうが何でも呼べる。
DPI-Cなんて関係ない。

逆に今あるRTLがスタートラインなら、SystemVerilogしかありえない
SystemCとRTLのインターフェイスは、どこかでSystemCの記述を
RTLレベルに変換しないと行けない。だったら、SystemVerilog
の方が立ち上がりが早いし、RTLをターゲットとした検証用機能が
デフォルトで存在する。

今の学生さんにアドバイスをするなら、なんちゃってVerilogで
遊ぶくらいなら、C++かJavaをガチで勉強した方が良い気がする。
3年後くらいには「Verilogは今いるリソースで十分です。これからは
SystemCや、SystemVerilogについて行けない人は必要ありません」
になっているかも・・。
大手さんなら十分あり得るかもね。彼らはVerilogエンジニアは月
いくらですぐに手配できるから。

30過ぎたけど、もっと勉強がんばろう。

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