なつたん

はじめまして、Veritakユーザーのぽっぽファクトリーです。
いつも興味深く読ませていただいています。

旧シェアウェアライセンスユーザーの方は、
従来通りのライセンス形態というご配慮をいただいています。
私は、会社で、家で活用しています。

Posted by: ぽっぽファクトリー | 2006.10.14 01:53 PM

> SystemCよりもSystemVerilogの方が有望

どういう用途かは存じませんが、
大抵の方は、そうおっしゃいますです。
^_^;

Posted by: noboshemon | 2006.10.14 03:20 PM

ぽっぽファクトリーさん
こんにちは。

やっぱり家や新幹線の中でシミュレーションができるのは
大きいですよね。ノードロックになるとその辺りが不便に
なる気がしました。Veritakには、いつも助けてもらって
いるのでありがたい限りです。

noboshemonさん

こんにちは
どうしても取っつきの悪さがSystemCにはありますね。
モデリングをしたいだけなのに、C++の文法で引っかかるとか。
C++の言語自体が落とし穴の固まりだったり。

System Verilogだと、初期のC++の用にbetter verilogみたいに
新機能の便利なところだけ使う、という形で普及しやすいの
ではないかと思います。

Posted by: なつたん | 2006.10.16 09:22 AM

ちょっと昔、"C 言語設計" という言葉が
一人歩きして、どの言語がよいかという
不毛な議論が百出しました。

それぞれ守備範囲が違うので、
心得て使えばなんでも使えるし、
使えない用途にはどうやっても使えないということが、
あまり理解されてませんでした。

最近は、sc でも、それなりに RTL 出せたり、
sv でも、かなり抽象的な記述やら、
アサーションも ok になりつつあり、
境界がぼやけている感じですかねえ。
以下のように理解してたんですが、
どうもしっくり来なくなりました。

回路規模大 & 抽象度高 = SystemC など仕様記述、検証
回路規模小 & 抽象度高 = Cyber など高位合成
回路規模大 & 抽象度低 = SystemVerilog など SoC 検証
回路規模小 & 抽象度低 = HDL ネット、RTL

Posted by: noboshemon | 2006.10.16 10:28 AM

noboshemonさん

こんにちは。

適材適所なのはそうなのですが、開発の規模が変わるたびに
環境を変えるのは、EDAのお金を出す人も、現場のエンジニアも
大変ですよね。

せめて、
抽象度低 Verilog VHDL (RTL)
抽象度高 C言語設計、MATLAB

くらいで、お互いにシームレスに行き来してくれると助かるの
ですが、なかなかそうもいきません。

Cynthesizerにしても、カタパルトにしても、個人ベースでは
全く情報が無いのも困りものです。論理合成ツールが、2桁くらい
値段が下がるとか、個人の勉強用は無料にするとかで、裾野が
広がれば、使い分けのノウハウもエンジニア同士で共有できる
と思います。

Posted by: なつたん | 2006.10.17 05:11 PM