なつたん

いろいろあってISE 7.1をインストールしてみました。
・MCAFEEが立ち上がっていると最後にハングアップしてしまうので、切った方が吉。
・CD-ROMのsetup.exeを実行するよりもオートランでプログラムを起動させた方が良い。

とうわけで、Virtex4で論理合成/配置配線したけど、Virtex4遅いよ～

Virtex4 182MHz (XC4VLX200-10)
ST2 196MHz (EP2S180C5)

条件はオプションデフォルト、制約は200MHzです。つーか回路Aは作りかけのCPUコア。
レポートはこんな感じ。ちなみにクオータスは4.2 SP1です。

Slack: -0.536ns (requirement - (data path - clock path skew + uncertainty))
Source: op_adr_5 (FF)
Destination: CPU_OUT_11 (FF)
Requirement: 5.000ns
Data Path Delay: 5.490ns (Levels of Logic = 6)
Clock Path Skew: -0.011ns
Source Clock: CLK_BUFGP rising at 0.000ns
Destination Clock: CLK_BUFGP rising at 5.000ns
Clock Uncertainty: 0.035ns
Timing Improvement Wizard
Data Path: op_adr_5 to CPU_OUT_11
Delay type Delay(ns) Logical Resource(s)
---------------------------- -------------------
Tickq 0.566 op_adr_5
net (fanout=1) 1.527 op_adr<5>
Topcyg 0.559 PMETEO_CORE_eff_adr<5>lut
PMETEO_CORE_eff_adr<5>cy
net (fanout=1) 0.000 PMETEO_CORE_eff_adr<5>_cyo
Tbyp 0.086 PMETEO_CORE_eff_adr<6>cy
PMETEO_CORE_eff_adr<7>cy
net (fanout=1) 0.000 PMETEO_CORE_eff_adr<7>_cyo
Tbyp 0.086 PMETEO_CORE_eff_adr<8>cy
PMETEO_CORE_eff_adr<9>cy
net (fanout=1) 0.000 PMETEO_CORE_eff_adr<9>_cyo
Tciny 0.503 PMETEO_CORE_eff_adr<10>cy
PMETEO_CORE_eff_adr<11>_xor
net (fanout=7) 1.021 eff_adr<11>
Tbxx 0.511 _n007724_SW01
net (fanout=1) 0.416 N6844
Tas 0.215 _n007733
CPU_OUT_11
---------------------------- ---------------------------
Total 5.490ns (2.526ns logic, 2.964ns route)
(46.0% logic, 54.0% route)

遅いところが、2カ所。
net (fanout=1) 1.527 op_adr<5>
net (fanout=7) 1.021 eff_adr<11>

下の部分は、オプションで、fanoutを減らせば改善されそうですが、
上の部分はいただけない。FPGA内部の遅延が大きいということですね。

会社の回路も複数試してみましたが、200MHz周辺ではST2の方が1割近く
速い結果になっています。