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2004.12.16

Writing Testbenches Capter5

Chpter5に入る。だんだん実践的になってきた。

クロックは正しく作ろう。リセットも正しく作ろう。
検証用のVerilog記述は奥が深い。
callback周辺から理解できないが、そのまま読み進めよう。

Bus Function Modelから、内容が理解できるようになった。
PCIくらいなら、フリーのモデルがあるんじゃないかと思って探してみたら
一つ発見!

http://www.nelsim.com/scriptsim/pci_man.html


PLIとPythonの組み合わせってなんかすごいと思った。

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