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2004.12.12

Verilogの構造体

Writing Testbenchesから

Verilogをしていて、結構困るのがC言語の構造体が使えないこと。
VHDLだとあまり使っているのは見たこと無いがrecordが使える。

Verilogの場合は、レジスタだけのモジュールを生成することで、
構造体もどきが使用できる。

module foo ;
reg [7:0] aaa;
reg bbb;
reg [3:0] ccc;
endmodule

みたいに宣言して、

foo foo_u;
foo_u.aaa <= 3;

みたいに使う。
なるほど。
論理合成通るのなら、結構使えそうだ。

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» HDLの構造体 [硬く柔い技師]
HDLで、C言語みたく、構造体が使えると便利だと思って 私も考えた事ありますが、 [Read More]

Tracked on 2004.12.14 at 12:54 PM

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