なつたん

Writing Testbenchesから

Verilogをしていて、結構困るのがC言語の構造体が使えないこと。
VHDLだとあまり使っているのは見たこと無いがrecordが使える。

Verilogの場合は、レジスタだけのモジュールを生成することで、
構造体もどきが使用できる。

module foo ;
reg [7:0] aaa;
reg bbb;
reg [3:0] ccc;
endmodule

みたいに宣言して、

foo foo_u;
foo_u.aaa <= 3;

みたいに使う。
なるほど。
論理合成通るのなら、結構使えそうだ。