« Verilogの構造体 | Main | Writing Testbenches Capter5 »

2004.12.16

HDL構造体再び

HDLの構造体ですが、module間の接続が楽になるのが一番のメリット
だと思っています。回路が大きくなってくると、どの信号が関連があって、
どこにまとまって繋がっているのかさっぱりわからなくなってきます。
特に人の作った回路を部分的に切り貼りするとき等は、繋がりをいったん
ドキュメント化しないと、やってられないときがあります。加えて、
後の方で信号を一本加えるだけでも、トップから最下位のmoduleまで全て
直さないといけないときもあります。

以前にVHDLでは挑戦したことがありますが、ここでのご指摘の通り入力用Record
と出力用Recordを作る必要があり、さらにVHDLの場合は型の変換が面倒で
Package宣言しているファイルとソースの往復が多くなり結局止めてしまいました。

公開されているIPコアやサンプルソースを見ても、VHDLのRecordを積極的に
使っているのは見たことがないので、今の段階では「繋ぎやすい」以上の
メリットは無いと思います。

しかし、C言語に比べるとRTLのソースは非常に見づらく、信号間の関係が
わかりにくく、無駄に行数が多く、何とか可読性を上げたいという強い思いが
あります。そういう意味で、もっともっと便利な機能は増えて欲しいし、
浸透して欲しいなと思います。

|

« Verilogの構造体 | Main | Writing Testbenches Capter5 »

Comments

いつも、感心しながら、拝見しています。Veritak作者です。MODELSIM等が吐くVCDがばらばらに展開された信号になるのでグループ化機能を/SignalScanのバス化機能を..実装要求を頂いて実装してみたら、意外に使い易くなりました。Veritakは、C++で書いているのですが、構造体(class)の塊です。関連Dataは一つにして名前をつけたがるんですね。SystemVerilogでは、その辺すごく強力になってコンパクトに書けます。早く手をつけたいのですが、まだ2001で手一杯です..
SWIFTってよくわかりません。Windowsベース
でも存在するのでしょうか?

Posted by: たっく | 2004.12.16 at 09:39 PM

作者様、veritak本当に助かっています。
SystemVerilogは結構いいですね。デフォルトで同じ信号をつなげてくれたり、
Interfaceで入出力をまとめてくれたり、不満な点がかなり改善されています。
SWIFT I/Fは、ModelsimやACTIVE HDLのWIndows環境でも動きます。暗号化された
シミュレーションモデルにアクセスするためのI/Fで、FPGA内蔵のCPU(ARM、
PowerPC)や、ロケットI/Oなどのシミュレーションで必要になります。
アルテラのARM(エクスカリバー)や、XilinxのロケットI/Oはホビーで使うとは
考えにくいですが、そろそろPowerPC内蔵 Virtex2PROを乗せた安いおもちゃ
基板がでてくるのでは、と期待しています。
お正月休みは、結構まとまった時間が取れそうなので、veritakを使って回路
作りやってみたいと思います;

Posted by: なつたん | 2004.12.17 at 05:56 PM

なつたん様、
ご教授ありがとうございます。

EDSFair頑張ってください。
(私は一件だけ、聴講Reserveしました。)

Posted by: たっく | 2004.12.17 at 11:16 PM

Post a comment



(Not displayed with comment.)




TrackBack

TrackBack URL for this entry:
http://app.cocolog-nifty.com/t/trackback/18154/2284634

Listed below are links to weblogs that reference HDL構造体再び:

» HDL構造体 Reloaded [硬く柔い技師]
なつたん: HDL構造体再び http://app.cocolog-nifty. [Read More]

Tracked on 2004.12.16 at 06:30 PM

« Verilogの構造体 | Main | Writing Testbenches Capter5 »