なつたん

自作CPUの方を思い出したように再開。CPUに一番近いところのメモリの設計って難しいな。遅くても良いのなら何とでもなるんだけど、パフォーマンスを出しつつ、柔軟なウェイトを入れるようにするのはちょっと面倒。SH見たいに、メモリコントローラ側は立ち下がり動作って言うのは理にかなっている。ライトは何とでもなるけど、リードっていうか、命令フェッチの部分はCPUパフォーマンスの生命線だ。マイクロプロセッサ・アーキテクチャ入門にも書いてあるが、CPUのCLKよりもフェッチの性能をもっと重要視するべきだと思う。Xtensaは、フェッチとライトの部分を変更することでパイプラインを５～７に変更できるが、フェッチの部分を改良する事でパイプラインの段数が増えても、結果的にパフォーマンスが上がることは十分考えられる。面白い。

iverilogの方だが、メモリのシミューレーションが上手く行かない。
mem[adr]みたいなアクセスで、読み出す値が不定にになる。adrが
0、１、2までは読めてるんだけど、3以上になると不定が読める。
微妙だ。4以上ならちょっとはわかるんだが・・・。
会社のModelsimとか使えればもう少し切り分けできるんだが。

というわけで、ハマリ気味。まあ、面白いな。