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2004.04.17

VerilogとJAVA CC

仕事で、人の書いたVerilogソースをいじることになった。ファイルのツリー構造とか、クロックとか、簡単にわからないものかと悩む。とりあえず、手で追いかけながら裏紙に書いていく。ぐちゃぐちゃでわかんねー。
あきらめて、こんな時こそ既存のツールだ。Visioで普通に書くのは無謀なので、UMLのツールで良い書き方が無いか考える。本棚の肥やしになっている、リアルタイムUMLと、Real-Time Design Patternsをパラパラとめくる。これは、RTOSを使うときにUMLを積極的に使いましょう、って本なのか。並列処理の同期のタイミングなどを書くのは、それなりに応用しないといけなそう。
続いて、簡単なperlとかでクロック信号追えないのか?と考えた。TOPのクロックとリセットわかってるんだから、そこから追っていけばいいじゃん。DCMとかあるから単純じゃないけど、そこはやってみないと先に進まない。
とりあえず、定時が終わるのを待って、Verilogソースとにらめっこ。えーっと、まずコメントはすっ飛ばして、module宣言が、( );で終わって、一行ずつ読んで、最初の単語が、inputとかwireとか予約語なら、;まで読み飛ばし、予約語以外が出てきたら、モジュール名、エンティティ名・・・・
って、できるか!ああ、これは以前勉強したことがある、yaccとかlexの守備範囲だ。何回勉強しても電卓しか作れない謎のツールだ。一応、VAIO505にFreeBSD入っているから実験はできる。しかし車輪の再発明はイクナイので、verilog parserでググって見る。いくつか書いている人はいるみたい。どれを使おうかな・・・と思っていたら、JavaCCを発見!これはいい。ちょうど、Eclipseとか使ってみようと思っていたんだ。早速本を買ってきて勉強しよう。そうしよう。

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