なつたん

pmetoはVHDLからVerilogへのソースの変換終了。iverilogでもとりあえずエラー無し。WebPackか、なにかで一回くらい論理合成したいが、すぐ動く環境がないので、GWくらいに挑戦。
明日から、メモリのモデルつないで、テストベンチ作成。