ソース変更終了: なつたん

2004.04.21

pmetoはVHDLからVerilogへのソースの変換終了。iverilogでもとりあえずエラー無し。WebPackか、なにかで一回くらい論理合成したいが、すぐ動く環境がないので、GWくらいに挑戦。
明日から、メモリのモデルつないで、テストベンチ作成。

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